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7-14
DLL Reference Clock Input for Stratix V Devices
SV51008
2014.01.10
Table 7-9: DLL Reference Clock Input for Stratix V GX A3 (with 36 Transceivers) and A4, and Stratix V GS D5
Devices
DLL
Center
PLL
Corner
Left
CLKIN
Center
Right
DLL_TL
CEN_X92_Y96
CEN_X92_Y87
COR_X0_Y100
COR_X0_Y91
CLK20P
CLK21P
CLK16P
CLK17P
—
CLK22P
CLK23P
CLK18P
CLK19P
DLL_TR
CEN_X92_Y96
CEN_X92_Y87
COR_X202_
Y100
—
CLK16P
CLK17P
CLK12P
CLK13P
COR_X202_Y91
CLK18P
CLK19P
CLK14P
CLK15P
DLL_BR
CEN_X92_Y11
CEN_X92_Y2
COR_X202_Y10
COR_X202_Y1
—
CLK4P
CLK5P
CLK8P
CLK9P
CLK6P
CLK7P
CLK10P
CLK11P
DLL_BL
CEN_X92_Y11
CEN_X92_Y1
COR_X0_Y10
COR_X0_Y1
CLK0P
CLK1P
CLK4P
CLK5P
—
CLK2P
CLK3P
Table 7-10: DLL Reference Clock Input for Stratix V GX B5 and B6 Devices
CLK6P
CLK7P
DLL
Center
PLL
Corner
Left
CLKIN
Center
Right
DLL_TL
CEN_X90_Y123
CEN_X90_Y114
LR_X0_Y109
LR_X0_Y100
CLK20P
CLK21P
CLK16P
CLK17P
—
CLK22P
CLK23P
CLK18P
CLK19P
DLL_TR
CEN_X90_Y123 LR_X197_Y109
CEN_X90_Y114 LR_X197_Y100
—
CLK16P
CLK17P
CLK12P
CLK13P
CLK18P
CLK19P
CLK14P
CLK15P
Altera Corporation
External Memory Interfaces in Stratix V Devices
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